什么是4×4阵列乘法器及其工作

乘法器广泛应用于数字信号处理和其他应用中。由于当前技术的进步，许多研究人员主要集中在设计因素上，以获得更好的性能。设计的一些目标是——速度快、精度高、功耗低、布局整齐、面积小。DSP处理器有各种各样的计算块，比如多路复用器,加法者，MAC。与以前的版本相比，这些块的操作速度和执行具有高级。乘数的执行速度取决于两个因素，半导体技术，以及乘数架构。加法器是数字多路复用器的基本组成部分，我们在其中执行一系列的重复加法器，为了加快乘法器的运算速度，必须提高加法器的运算速度。在许多数字信号处理应用中，关键延迟路径和处理器性能取决于乘法器。乘法器有多种类型，其中4×4阵列乘法器是本文介绍的一种高级乘法器。

4×4阵列乘法器中的乘法方案

它们有两种类型的乘法方案

串行乘法(Shift-Add):可以通过找到部分产品来解决串行乘法操作，然后在一起添加部分产品来解决。实现是基于简单架构的原始

并行乘法:并行产品在并行乘法中同时生成，施加高性能机器并行实现，延迟最小化。

乘法算法

乘法过程有三个主要步骤：

• 部分产品代
• 部分产品减少
• 最后添加。

常用的乘法方法是“加法和移位”算法。n位乘法器的乘法算法如下所示。

部分产品使用和栅栏生成，在哪里

• 多重= n位
• 乘数=小
• 部分产品= n * m。

两个8位数字的乘法，它产生16位产品。

添加的等式是

P (m + n) = A(m)B (n) = i=0 m-1∑j=0n-1∑ai 2i+j .......1

A, B = 8位;

乘法的步骤

以下是任何乘法的步骤

• 如果Multiplier的LSB为1。然后将乘数加到累加器中，乘数位向右移动一位，乘数位向左移动一位。
• 当乘数的所有位为零时停止。
• 如果串行添加部分产品，则使用较少的硬件。我们可以通过并行乘法器添加所有PP。然而，可以使用压缩技术在加入之前可以减少部分产品的数量。

不同类型的乘数

不同类型的乘数是，

布斯乘数

展位乘数的作用是，将两个有符号的二进制数相乘，用2的补的形式。展位乘法器的优点是复杂度最小，乘法器速度快。展位乘数的缺点是耗电量高。

组合乘数

组合乘法器执行两个无符号二进制数的乘法。组合乘法器的优点是它可以容易地产生中间产品。组合乘法器的主要缺点是它占据了大面积。

顺序乘法器

乘法分为步骤序列，其中产生的部分产品被添加到累加器部分总和现在被移位到下一步骤。这的优点是它占据了较少的区域。缺点操作系统是一个顺序乘法器是慢的过程。

华莱士树乘数

它减少了部分产品的数量，并使用携带选择加法器以添加部分产品。华莱士树乘数的优点是高速和中型复杂的设计。华莱士树乘数的主要缺点是布局设计是不规则的并且占据更大的区域。

阵列乘法器

乘法器电路基于ADD移位算法。阵列乘数的主要优点是设计和规则的设计简单。阵列乘数的缺点是延迟是高且功耗高的延迟。

转移并添加乘法器

这类似于我们在数学中所做的普通乘法过程，从数组乘法器流聊天中，X = Multiplicand;Y =乘数;A =累加器，Q =商。首先检查Q是否为1，如果为1，则将A和B相加并将A_Q算术右移，如果不是1则直接将A_Q算术右移并将N减1，下一步检查N是否为0或no。如果N不为0重复从Q=0步骤，否则终止进程。

4×4阵列乘法器的构造与工作

阵列乘法器的设计结构是常规的，它基于ADD Shift算法原理。

部分积=乘数*乘数位..........(2)

在该产品使用的位置和栅极，使用完整的加法器和半加加器来完成求和，其中部分产品根据它们的比特顺序移动。在N * n阵列乘数中，N * n和栅极计算部分产品，并且可以通过使用n *（n - 2）全加加入剂和n个半加加法器来执行部分产品。所示的4×4阵列乘数具有8个输入和8个输出

4×4数组乘法器的构建块

一个完整的加法器有三行输入和两行输出，我们使用它作为数组乘法器的基本构造块。下面是4×4数组乘法器的示例。最左边的位是部分积的LSB位。

最右位是部分积的MSB位。部分乘积在乘法时移到左边然后相加得到最终的乘积。重复这个过程，直到没有两个部分产品退出添加。

其中a0,a1,a2,a3和b0,b1,b2,b3是乘式和乘式，所有乘积的和是部分乘积。部分乘积和的结果是乘积。

对于4×4阵列乘法器，需要16个和盖茨，4个半加法器（具有），8个完整加法器（FAS）。共12个加法者。

4×4阵列乘法器的优点

阵列乘数的优点是

• 最小的复杂度
• 易于可扩展
• 容易地管道
• 常规形状，容易放置和路线

4×4阵列乘法器的缺点

阵列乘数的缺点如下，

• 高能源消耗
• 更多的数字盖茨造成大面积。

4×4阵列乘法器的应用

列举了阵列乘法器的应用，

• 阵列乘数用于执行算术运算，如过滤，傅里叶变换，图像编码。
• 高速运行。

因此，这是约4×4阵列乘数这是一种基于加移位原理的高级乘法器，使用结构简单的流水线技术可以很容易地提高性能，即使它利用了更多的逻辑门，可以使用Verilog实现。这里有一个问题:“设计3*3阵列乘法器需要多少个逻辑门?”